제6장 순서논리회로

6.1. 개요
대부분의 시스템에서는 조합논리회로에 시간지연회로의 저장요소가 있는 순서논리회로(sequentia logic circuits)임.
순서논리회로 - 외부로부터 2진 정보를 전달받고, 이 외부로부터의 입력은 저장소에 저장된 현재 상태와 함께 출력의 2진값을 결정. 입력과 출력, 내부 상태의 시간열(time sequence)로 표현.
- 신호의 타이밍(timing)
    1) 동기 순서논리회로(synchronous sequentia logic circuits) - 회로의 상태가 정해진 순간의 입력값에 따라서만 변화하는 회로.

   2)  비동기 순서논리회로(asynchronous sequentia logic circuits) - 회로의 상태가 어느 순간에나 입력변화에 따라 변화하는 회로.
     저장요소 - 시간지연소자(time-delay device) - 기억능력을 갖게 됨. 실제로 논리게이트 자체의 내부 지연시간은 그 자체만으로 실제적인 지연장치가 필요 없어도 될 만큼 충분한 시간간격이 있음. 충분한 전파지연시간을 가진 논리게이트로 구성. 그러나 불안정한 상태가 되기도 하기 때문에 비동기 순서논리회로는 자주 사용되지 않음.

* 불연속적인 이산 순간에만 저장요소의 내용을 변화시킬 수 있는 신호를 사용. 이러한 신호는 일정시간 간격으로 클럭 펄스(clock pulse)를 제공하는 클럭 발생기(clock generator)라는 장치를 이용하여 만들 수 있음. 이러한 클럭 펄스는 저장요소가 펄스 도착 순간에만 입력값에 따라 변화할 수 있도록 시스템 전체에 제공되어야 함. 저장요소 입력에 클럭 펄스를 제공하는 동기 순서논리회로를 클럭을 가진 순서논리회로(clocked sequentia logic circuits) 라고 하며 가장 많이 사용되는 순서논리회로임.
클럭을 가진 순서논리회로는 플립플롭(flip-flop) 이라는 저장소를 사용.
플립플롭 - 1비트의 2진 정보를 저장할 수 있는 장치로 클럭 신호에 의해서 정해진 시점에서의 입력을 샘플링(sampling)하여 출력에 저장하는 동기 순서논리소자.

6.2. 플립플롭
플립플롭 - 입력신호가 상태를 바꾸도록 지시할 때까지는 현재의 2진 상태를 유지하는 논리소자.
종류의 차이점은 - 플립플롭이 가진 입력의 개수와 상태를 변화시키는 방법.
래치(latch) - 가장 기본이 되는 플립플롭의 형태. 클럭 신호에 관계없이 모든 입력을 계속 감시하다가 클럭과는 관계없이 언제든지 출력을 변화시키는 비동기 순서논리회로. 조합논리회로와는 달리 피드백이라는 시간지연효과를 갖게 됨. 플립플롭과 래치는 모두 2개의 안정상태를 갖는 쌍안정(bistable)상태의 1비트 기억소자로 기본적으로는 같은 기능을 지니고 단지 트리거 (trigger)되는 방법만 다름.
- 래치는  플립플롭의 일종. 래치는 게이트 또는 구동(enable)입력이 '1'일 때 출력상태를 바꿀 수 있는 데 반해, 플립플롭은 클럭(clock) 입력이라고 부르는 트리거 신호의 천이에 의해 자유롭게 출력상태를 바꿈.
* 트리거 - 동작의 시작을 의미하며 구동입력에 해당.


6.2.1 SR 래치
SR 래치는 2개의 NOR 게이트나 2개의 NAND 게이트로 구성할 수 있으며, 각각 세트(set)와 리셋(reset)의 두 입력을 갖음.

(1) NOR 게이트로 된 SR 래치
2개의 NOR 게이트를 교차시켜 구성한 SR 래치의 논리회로도.
Q(t)는 입력신호가 주어지기 전 상태를 의미하고, Q(t+1)은 입력신호가 주어진 이후 상태를 의미. SR 래치는 2개의 사용 가능 상태로 Q가 1이고 Q가 0인 세트상태나, Q가 0이고 -Q가 1인 리셋상태. 이때 출력 Q와 -Q는 서로 1-보수관계. 또한 SR 래치는 두 입력 S와 R이 모두 0일 때에는 출력값 Q, -Q가 변화가 없고, 모두 1일 때에는 출력값 Q, -Q가 모두 0이 되는 미정상태(undefined state).


1) 세트상태
S=1, R=0일 때 NOR 게이트 ②의 출력 Q는 다른 입력에 무관하게 0이 되므로 NOR 게이트의 ①의 입력은 둘 다 0. 따라서 출력 Q=1,000 - 세트상태.

2) 리셋상태
S=0, R=1일 때로 세트상태와 반대되는 동작이 일어나므로 출력 Q=0, 0-10 - 리셋상태.

3) 무변화상태
S=0, R=0일 때로 이 입력이 가해지기 전 상태의 출력값이 그대로 유지되는 상태. 처음의 출력이 Q=1, 0인 상태에서 S=0, R=0으로 하면 마찬가지로 Q=1, 0인 값을 그대로 유지.

4) 미정상태
S=1, R=1일 때는 출력 Q=0, 000이 되어 Q와 Q가 보수관계라는 사실을 만족하지 못하고, 이 후 S=0, R=001 인가될 때 출력 Q가 10이 될지 0이 될지 다음 상태를 예측할 수 없게 됨. 따라서 S와 R을 동시에 1로 하는 상황이 일어나지 않아야 함.

(2) NAND 게이트로 된 SR 래치
NAND 게이트로 된 SR 래치는 NOR 게이트로 된 SR 래치와 그 수행기능은 동일. 단지 입력에 따른 출력값을 나타내는 동작상태가 정반대.
NAND 게이트 2개를 교차시켜 구성.
NAND 게이트로 구성한 SR 래치는 두 입력 S, R이 모두 1인 상태에서도 정상적으로 작동. S, R이 모두 1인 상태에서 S입력에 0을 가하면 출력 Q는 1이 되어 세트상태가 되고, S 입력이 다시 1로 되돌아가도 회로는 세트상태를 유지. S, R의 입력이 모두 1로 된 후 래치는 R 입력에 0을 가하여 리셋상태로 만들 수 있음. 세트상태와 마찬가지로 R을 다시 1로 하여도 회로는 리셋상태를 유지. NOR 게이트로 된 것과는 달리 NAND의 래치에서는 두 입력이 모두 0일 때 미정상태 됨.

(3) 제어입력을 가진 SR 래치(RS 플립플롭)
앞에서 살펴본 SR 래치는 비동기 순서논리회로에 속하며, 여기에 게이트를 추가하여 래치가 한 클럭 펄스 발생기간 동안에만 입력에 응답하도록 만들어서 기본 SR 래치의 동작을 개선할 수 있음. 이것을 클럭을 가진 SR 래치 또는 클럭을 가진 RS 플립플롭이라 함. RS 플립플롭은 동기 순서 논리회로에 속함.